边 D 触发器:
当下降沿触发的主从触发器工作时,输入信号必须加在上升沿之前。如果在CP高电平期间输入端有干扰信号,则有可能使触发器的状态出错。边沿触发允许在 CP 触发边沿之前立即添加输入信号。这样就大大缩短了输入端被干扰的时间,降低了被干扰的可能性。边沿 D 触发器也称为维持阻塞边沿 D 触发器。
电路结构:触发器由6个与非门组成边沿d触发器真值表,其中G1和G2构成基本的RS触发器。
工作原理:
SD 和 RD 连接到基本 RS 触发器的输入端。分别为预置端和清除端,低电平有效。当SD=0,RD=1时,无论输入端D处于什么状态,Q=1,Q=0,即触发器置1。当SD=1,RD=0时,状态触发器的位为0,SD和RD通常称为直接置1,置0结束。我们假设它们都加了高电平,不影响电路的工作。工作流程如下:
1.CP=0,与非门G3和G4被阻断,其输出Q3=Q4=1,触发器状态保持不变。同时,由于Q3~Q5和Q4~Q6的反馈信号打开这两个门,可以接收到输入信号D,Q5=D,Q6=Q5=D。
2. CP由0变为1时触发器翻转,此时G3和G4导通,其输入Q3和Q4的状态由G5和G6的输出状态决定。 Q3=Q5=D,Q4=Q6=D。根据基本RS触发器的逻辑函数,Q=D。
3. 触发器翻转后,当CP=1时输入信号被阻断。这是因为G3和G4导通后,它们的输出Q3和Q4的状态是互补的边沿d触发器真值表,即其中之一必须为0。如果Q3为0,G5会被G3输出到G5的反馈线阻塞输入,即被阻塞。 D是通向基本RS触发器的路径;反馈线起到维持触发器在0状态和防止触发器转入1状态的作用,所以反馈线又称为set 0保持线和set 1阻塞线。当Q4为0时,G3和G6被阻塞,从D端到基本RS触发器的路径也被阻塞。 Q4输出到G6的反馈线起维持触发器在1状态的作用,称为置1维持线; Q4输出到G3输入的反馈线起到防止触发器置0的作用,称为置0阻塞线。因此,此触发器通常称为维持块触发器。简而言之,触发器在CP的上升沿之前接受输入信号,在上升沿发生时触发翻转。在上升沿之后,输入被阻塞。这三个步骤是在上升沿之后完成的,所以称为边沿触发。 与主从触发器相比,相同技术的边缘触发器具有更强的抗干扰能力和更高的工作速度。功能说明
1.状态转移真值表
2.特征方程Qn+1=D
3.状态转换图
脉冲特性:
1.建立时间:从7.8.4的电路可以看出,阻塞触发是保持的。由于 CP 信号加到门 G3 和 G4 上,因此它处于 CP 的上升沿。门G5和G6的输出端的状态必须稳定建立才能到达。输入信号到达D端后,经过一级门电路的传输延迟时间后,G5的输出状态才能建立,G6的输出状态需要经过二级门电路的传输延时时间后建立门电路。因此,必须先建立D端的输入信号。到达CP上升沿,建立时间应满足:tset≥2tpd。
2.保持时间:如图7.8.4,为了实现边沿触发,需要保证CP=1时G6门的输出状态保持不变不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP的上升沿到来时,需要等待门G4输出的低电平返回到门G6的输入端后,才出现低电平D端允许改变。因此,输入低电平信号的保持时间为tHL≥tpd。在D=1的情况下,由于在CP上升沿到来后G3的输出会阻塞G4,所以不需要输入信号继续保持不变,所以输入高电平信号的保持时间tHH=0 .
3.传输延迟时间:由图不难计算7.8.3,从CP上升沿到达计算,输出变化从高水平到低水平。传输延迟时间 tPHL 和传输延迟时间 tPLH 从低电平到高电平分别为: tPHL=3tpd tPLH=2tpd
4.最大时钟频率:为保证由G1~G4门组成的同步RS触发器能够可靠翻转,CP高电平持续时间应大于tPHL,因此时钟信号高电平为 tWH 应大于 tPHL。为了保证在下一个CP上升沿到来之前,G5和G6门的新输出电平能够稳定建立,CP低电平的持续时间不应小于G4门和tset的传输延迟时间之和,即时钟信号为低电平。平面宽度 tWL≥tset+tpd,所以我们得到:
最后,在实际的集成触发器中,每个门的传输时间是不同的,做了不同形式的简化,所以上面讨论的结果只是一些定性的物理概念。实际参数由实验确定。
集成触发器:
集成D触发器的定型产品种类很多。这里我们介绍双D触发器。其实74的型号有很多种,比如7474、74H74等等。
从图中7.8.5的D触发器的逻辑符号和逻辑功能表可以看出,HC74是一个带预置、清除输入、边沿触发的边沿。触发。
综上所述,边沿D触发器可以概括如下:
1.边沿D触发器具有接收和记忆信号的功能,又称锁存器; 2.边沿D触发器属于脉冲触发方式; 3.Edge D触发器无约束条件和一次性变化现象,抗干扰性能好,工作速度快。
取自“”
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